Плата розроблена на базі мікроконтролера AG32VF303CC від китайського виробника AGM Micro. Цей чип є гетерогенним контролером, що містить у собі ядро RISC-V та FPGA (CPLD).
Ядро RISC-V має номінальну тактову частоту 248 МГц (630 балів у CoreMark), а в режимі розгону здатне стабільно працювати на частоті 384 МГц (976 балів у CoreMark). Контролер pin-to-pin сумісний зі STM32, але призначення будь-якого виводу можна гнучко змінити за допомогою конфігураційних файлів.
У чип інтегрована CPLD AGRV2K, яка містить 2K (2112) 4 входових логічних комірок. FPGA-логіка дозволяє гнучко емулювати додаткові інтерфейси, необхідні для конкретного проєкту.
Характеристики чипа
Мікроконтролер (MCU)
Ядро: RISC-V з підтримкою операцій з рухомою комою (FPU).
Частота: Максимальна паспортна — 248 МГц.
Пам'ять:
Flash: 256 КБ із нульовою затримкою (0 тактів очікування). Пам'ять розподіляється: 156 КБ для MCU та 100 КБ для FPGA, або всі 256 КБ для MCU, якщо FPGA не використовується.
SRAM: 128 КБ (може ділитися пам'яттю з FPGA).
Інтерфейси та периферія:
1 × CAN 2.0
5 × UART
2 × I2C
1 × SPI
Ethernet MAC
USB FS+OTG
Таймери: 2 × базові (Basic Timer), 5 × розширені (Advanced Timer), сторожовий таймер (Watchdog), годинник реального часу (RTC).
Аналогова периферія:
АЦП: 3 × 12-бітні (до 3 MSPS), загалом 10 каналів.
ЦАП: 1 × 10-бітний.
Компаратори: 2.
CPLD (FPGA-частина)
Логічні комірки (LUTs): 2112
Блокова пам'ять (Block RAM): 4 блоки по 9 216 біт
PLL: 1
Середовище розробки
Для мікроконтролера та FPGA розробка ведеться у середовищі VS Code + PlatformIO з використанням плагіна AgRV_pio.
Також для розробки FPGA-логіки можна використовувати середовище Intel Quartus. Після написання коду проєкт синтезується та конвертується у потрібний формат за допомогою фірмової утиліти Supra.
Внутрішня шина даних
MCU та FPGA/CPLD з'єднані між собою через шину AHB. FPGA-частина підключається до мікроконтролера за тим самим принципом, що й стандартна периферія (як АЦП, ЦАП або компаратори). Швидкість обміну даними через AHB у багато разів вища, ніж через традиційний SPI. Блоки можуть працювати як незалежно, так і спільно.
Режими використання
1. Тільки як CPLD/FPGA: мікроконтролер (MCU) не використовується і залишається неактивним.
2. Тільки як мікроконтролер (FPGA-частина не використовується і залишається неактивною).
3. Спільна робота (MCU + FPGA/CPLD): обидва блоки працюють одночасно, взаємодіючи через високошвидкісну шину AHB, що забезпечує максимальну продуктивність.
Приклади коду (SDK)
Після встановлення пакета розробки вам будуть доступні готові приклади інтеграції. Їх можна знайти у SDK за шляхом: examples/analog/logic (зокрема файли analog_ip.v, ahb2apb.v).
Інтерфейси програмування та налагодження
Програмування мікроконтролера та FPGA можна виконати за допомогою таких програматорів:
- DAPLink;
- J-Link (починаючи з версії V9);
- ST-Link (через інтерфейс SWD);
- AGM DAPLINK (спеціалізований програматор від виробника).
Також підтримується прошивка через послідовний порт (UART). У цьому режимі доступне лише завантаження коду, без можливості налагодження.
Додаткові можливості: Окрім стандартних функцій MCU, ресурси FPGA можна використати для заміни зовнішніх логічних мікросхем (наприклад, зсувних регістрів 74HC164, дешифраторів 138 тощо), а також для завдань, що потребують апаратного прискорення: високошвидкісного збору даних або складного керування двигунами.
Характеристики плати:
Розмір - 26.5х23
USB - CH340
AgRV_pio плагін (Windows, Linux)